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HIGH-SPEED 3.3V
32K x 8 DUAL-PORT
STATIC RAM
IDT70V07S/L
True Dual-Ported memory cells which allow simultaneous
High-speed access
Low-power operation
Interrupt Flag
Features
◆
access of the same memory location
◆
– Commercial: 25/35/55ns (max.)
– Industrial: 25/35ns (max.)
◆
– IDT70V07S
Active: 300mW (typ.)
Standby: 3.3mW (typ.)
– IDT70V07L
Active: 300mW (typ.)
Standby: 660 μ W (typ.)
◆
Functional Block Diagram
OE L
CE L
R/ W L
◆
◆
◆
◆
◆
◆
◆
◆
◆
IDT70V07 easily expands data bus width to 16 bits or more
using the Master/Slave select when cascading more than
one device
M/ S = V IH for BUSY output flag on Master
M/ S = V IL for BUSY input on Slave
On-chip port arbitration logic
Full on-chip hardware support of semaphore signaling
between ports
Fully asynchronous operation from either port
TTL-compatible, single 3.3V (±0.3V) power supply
Available in 68-pin PGA and PLCC, and a 80-pin TQFP
Industrial temperature range (-40°C to +85°C) is available
for selected speeds
Green parts available, see ordering information
OE R
CE R
R/ W R
I/O 0L - I/O 7L
I/O
Control
I/O
Control
I/O 0R -I/O 7R
,
BUSY L
BUSY R
(1,2)
(1,2)
A 14L
A 0L
Address
Decoder
MEMORY
ARRAY
Address
Decoder
A 14R
A 0R
15
15
I NT L
SEM L
(2)
CE L
OE L
R/ W L
ARBITRATION
INTERRUPT
SEMAPHORE
LOGIC
M/ S
CE R
OE R
R/ W R
SEM R
INT R (2)
2943 drw 01
NOTES:
1. (MASTER): BUSY is output; (SLAVE): BUSY is input.
2. BUSY and INT outputs are non-tri-stated push-pull.
?2012 Integrated Device Technology, Inc.
1
JANUARY 2013
DSC 2943/9
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